RUS | ENG

Разработка

Этап создания и моделирования работы СБИС программируемой логики

На этапе создания и моделирования работы СБИС программируемой логики специалисты компании готовы выполнить для Вас:

Оптимизированный (по критериям – занимаемая площадь, быстродействие) синтез VHDL (Verilog) кода;
Настройку пакетов трассировки СБИС Xilinx ISE, Altera’s QuartusII, обеспечивающую достижения заданных требований по занимаемой площади и быстродействию;
Проведение анализа временных параметров созданной СБИС, выявление и анализ «критических путей», не позволяющих достичь требуемого быстродействия, проведение их оптимизации;
Проведение в рамках пакета ModelSim моделирования с учетом временных параметров СБИС по тестам и в объеме функционального моделирования.